五年前，在大资金的东风的推动下，芯片行业风起云涌。芯片设计公司的数量从2015年的736家增加到2016年的1,362家，几乎翻了一番。其中，人工智能芯片在当时是一颗耀眼的新星。经过几年的探索和沉淀，人工智能的发展可能已悄然进入2.0阶段。每个人都更加注重与特定应用程序场景的结合，例如智能汽车，智能安全性等；其中一些已经从纯粹基于ASIC的方法转变为探索通用计算之路，同时考虑到多功能性并针对某些关键应用程序进行了相应的优化。嘈杂的刺激更少了，地面降落了更多。随着应用程序的深化和着陆，云，边缘和终端端蓬勃发展。每个节点的芯片关注点可能会略有不同。云更加关注极端性能，通常使用异构芯片架构，使用GPU或专用ASIC芯片与CPU协作以处理复杂的数据训练或推理工作，然后GPU ASIC，GPU之间需要非常高性能的接口/ ASIC和CPU，以及GPU / ASIC和存储模块，例如PCIe，CCIX，GenZ，DDR等；尽管边缘或终端端不像云计算那样对性能的要求很高，但是它们需要面对更复杂的应用场景，例如上述的智能驾驶，智能医疗，工业智能等，那么他们将更加关注在考虑性能的同时，选择能源消耗指数。将有一些新的接口或总线类型可以适应其应用，例如MIPI，UFS，LPDDR等。从云总线的角度来看，前面提到了很多类型。让我们以PCIe为例。尽管它的效率和性能不是最高，但是目前它是最成熟的并且使用更多。当前，PCIe4.0技术是可商购的。到今年年底，一些领先的服务器制造商将推出PCIe5.0样本。 PCIe5.0速率已达到32Gbps，并且必须以该速率考虑与上一代的兼容性。它的信道损耗将非常大，在奈奎斯特频率下达到36dB。对于设计工程师来说，以如此高的速度确保如此高的设计裕度是一个很大的挑战。例如，即使经过非常复杂的预加重，均衡，信道训练等，它最终仍会到达芯片接收端，芯片内部的眼高不会超过15mW，眼宽不会超过10ps。这是非常非常小的利润。如果设计余量不够，则总线的丢包率会比较高，导致重传，芯片的效率会大大降低。如何获得更大的设计余量？如何测试设计的余量以及如何对设计和测试进行闭环验证是工程师面临的巨大挑战。对于边缘或终端侧，必须考虑成本和功耗。因此，它的总线技术不会像云一样快，但是它将使用一些特殊的总线来适应终端方案的需求。例如，在云中，PCIe被更多地用于计算，但是在终端/边缘侧，像MIPI这样的总线被更多地用于计算或数据传输。云中的数据存储总线可能使用DDR4或DDR5，但在终端/边缘，可能会更多地使用LPDDR；对于云，PCIe等可能会更多地用于扩展，而终端将更倾向于使用USB进行扩展。因此，两者之间仍然存在很大差异。除了速度上的差异外，终端侧实际上还需要考虑连接的简单性和功耗的性能，因此终端侧总线的内部协议或信号调整方法更加复杂。例如Type-C接口，它的外部连接非常简单，但是实际上其内部协议非常复杂。它必须考虑正负极插头，电源，兼容的显示和数据传输等。因此，这些总线在终端侧的设计要求与云的要求不同。 •当然，无论哪种AI芯片，无论哪种技术浪潮，Keysight都能陪伴您进行产品设计和开发过程，并为您的芯片质量提供坚实的保证。 •无论是计算总线还是内存接口总线，无论是模拟还是产品测试，是德科技都可以为您的产品提供全面的解决方案。顺便说一下，是德科技的产品还作为广告，添加了AI算法。对于特定的测试波形，是德科技的AI测试可以为您提供一些必要的线索，使您可以快速找到问题并帮助产品快速推向市场。